Verilog#6. Создание D-защёлок и D-триггеров с учетом LEs на FPGA

Учимся создавать защелку и сам D-триггер на Verilog, с учетом минимального использования LEs (логических элементов) самой ПЛИС. Основные теоретические пояснения, в чем разница с D-триггером, физическая реализация на FPGA, проверка через RTL-диаграмму на правильность написания, сравнение с предыдущими уроками по числу использования LE. Материалы видео: https://github.com/nr-electronics/FPGA.Verilog